Author Description

In questo sistema, viene presentata una nuova classe di architettura AHt-MPSoC ibrida in cui gli acceleratori hardware sono condivisi tra i processori in modo tale da ridurre il costo del sistema e aumentare le prestazioni. Un nuovo schema di memoria ibrida è proposto da questo schema è valutato attraverso un'ampia simulazione per mostrare significativi miglioramenti nelle prestazioni. L'architettura MPSoC ibrida asimmetrica eterogenea consiste in una memoria statica ad accesso casuale (SRAM) e una memoria dinamica ad accesso casuale incorporata (eDRAM) in associazione all'acceleratore hardware (HWA), metodologia condivisa per determinare i compiti computazionali comuni tra i compiti concorrenti dell'applicazione. Un risultato sperimentale mostra che il consumo di potenza del sistema ibrido AHt-MPSoC proposto è stato ridotto rispetto al sistema esistente e i loro compromessi area/prestazioni sono stati valutati molto rapidamente.